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OS
risc-v_RISCV
rtt os riscv Store address misaligned异常
发布于 2021-01-11 16:20:11 浏览:1461
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程序运行一段时间后,在`rt_schedule_remove_thread()`函数中`rt_list_remove`的`n->prev->next = n->next`行出现了`Store address misaligned`异常(确认`n->prev->next`地址不是4字节对齐)。 1、`node`在`rt_list_init`、`insert`和`remove`过程中,理论上thread tlist不会出现刚开始地址4字节对齐,运行一段时间后不对齐的case。这种理解对吗? 2、实际中这种情况发生,可能有哪些原因,有没有什么好的建议?
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aozima
2021-01-11
调网络不抓包,调I2C等时序不上逻辑分析仪,就像电工不用万用表!多用整理的好的文字,比截图更省流量,还能在整理过程中思考。
我觉得这里有个信息很重要,就是地址虽然不是4字节对齐了,但这个值本身是否正确? 如果值是正确的,那么来分析为什么有人给出不是对齐的地址。 如果值是错误的,那么应该去分析这个错误的地址是怎么来的。 如果这个节点的值不会经常变动,可以JTAG下个写断点看看。 如果这个节点经常变动,可以考虑对`rt_list_init`、`insert`和`remove`过程加个检查(不过感觉也没什么用)
bernard
2021-01-11
这家伙很懒,什么也没写!
可以多一些地址信息,数据信息。另外,以及这个芯片情况又是什么样的
aichip-sai
2021-01-12
这家伙很懒,什么也没写!
riscv gdb watchpoints 不能使用watch cond(如watch 变量==10),请问是不是哪里没设置对?
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aichip-sai
这家伙很懒,什么也没写!
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