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ZYNQ7000
zynq7000 串口乱码
发布于 2019-08-07 09:53:15 浏览:2469
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黑金AC7010开发板, rtt v4.0.1 zynq7000 串口打印出的字符是乱码的,, 应该是串口波特率没调好, 看设置bsp里面的clk是50MHz,, 板子实际是100MHz, uart_hw.h 文件里面 UART_BAUDDIV_115200 定义从6 改为 13,, 串口还是乱码,, 有没有人遇到同样的问题? ```c uart_hw.h /*Baud_rate_gen_reg0*/ #define UART_BAUDGEN_115200 62 /*Baud Rate Clock Divisor*/ /*Register Baud_rate_divider_reg0 Details*/ #define UART_BAUDDIV_115200 6 /*Baud Rate Clock Divisor*/ ```
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knight_hu
2020-12-09
这家伙很懒,什么也没写!
这两天也在折腾zynq,碰到和楼主一样的问题,仔细检查后发现,应该是uart驱动里面写的不够严谨造成的,具体地方请见: ```c static rt_err_t uart_configure(struct rt_serial_device *serial, struct serial_configure *cfg) ``` 这个函数里面的这句话 ```c /* enable uart clock. Divider 0x14 gives 50MHZ ref clock on IO PLL input. */ __REG32(Zynq7000_SLCR_BASE+Zynq7000_SLCR_UART_CLK_CTRL) |= (0x14 << 8) | 0x01; ``` 这里的目的是设定分频系数,但是设定方法是直接在原有基础上采取了或运算,但是问题也就出在这里,因为在载入rtt镜像前,不管是前处理程序或者uboot都会对这个寄存器进行操作,把uart外设的输入频率设置成100M,至少我这边用的xilinx的原厂sdk是这么做的,那在原有数据的基础上,再叠加一个或运算,那这个分频系数,未必就是你想要的20,比如原来我这个里面启动程序设定的就是0xa,当执行了上面这句,就相当远0x0a | 0x14 = 0x1e,所以分频结果就不可能是50M,而是33.333M了,所以串口出来的数据就肯定是乱的了。知道原因后怎么修改应该不用说了吧
wuhanstudio
2019-08-14
这家伙很懒,什么也没写!
乱码通常是这造成时钟不对了
zhangjun
2019-08-15
这家伙很懒,什么也没写!
UART_BAUDDIV_115200改到12呢?
youlei
2021-12-13
这家伙很懒,什么也没写!
请问最后您怎么解决的?
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tj2019
这家伙很懒,什么也没写!
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